2024年6月9日发(作者：)

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28

Side B

-12V

TCK

Side A

Grounf

TDO

+5V

+5V

INTB#

TRST

+12V

TMS

TDI

>

+5V

INT

A#

INTC#56

INTD#

P

RSN

TI

#

Reserved

P

RSN

T

#

Ground

2

Ground

Reserved

Grouf

+5V

Reserved

+5V(I/O)

Reserved

Ground

Ground

3.3Vaux

CLK

Ground

QE

G

+5V(I/O)

AD[31]

AD[29]

Ground

AD[27]

AD[25]

+3.3V

C/BE[3]# |

AD[23]

Ground

29

30

AD[21]

AD[19]|

RST

#

+5V(I/O)

GNT

Groun[

l

"

PME

AD[30]

?

:

+3.3V

AD[28|

1

AD[26]

:

3roun|l

AD[24]

:

#

IDS

E

1

L

+3.3V

AD[22]

1

AD[20]

i

:

Groun[

J

J

J

31 :

32

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34 :

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「

+3.3V

AD[17]

C/BE[2]#

Ground

IRD

Y#

1

39

40

+3.3V

D

JEVSE

L

Ground

]

OC

*

P

ERR

l

AD[18]

J

1

AD[16]

1

:

+3.3V

FRAM

#

E

Groun]

l

TRDY;

Groun]

l

ST

OP

+3.3V

；

#

Reserved*

41

42 :

43

44

+3.3V

「

SE

Reserved*

Groun|l

pAI

AD[15]

「

+3.3V

AD[13|

AD[11]

Ground

AD[09| :

||BE[0]# |

+3.3V

AD[06]|

AD[04]

「

Ground

AD[02

「

AD[00| :

+5V(I/O)

REQ64#

+5V

+5V

45 :

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「

59

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+3.3V

C/BE[1]#

| [

AD[14]

Groun

d

AD[12]

AD[10]

Grou

nd

AD[08]

AD[07]

I+3.3V

AD[05]

AD[03]

RI

：

Grounjl

AD[01]

+5V(I/O)

ACK647

+5V

+5V

M模式，直接为 Motorola公司的MPC850和MPC860准备的非复用接口；

C模式，地址，数据线不复用；

J模式，地址数据线复用

由于M模式使用范围比较小，J模式使用起来控制比较复杂，一般使用

所有模式

AD[31:0] (Address and Data)地址和时钟复用，首先是一个地址段，后面跟着一个 或多个

数据段，支持突发模式的读写；

C/BE[3:0]# ( Bus Comma nd and Byte En ableS总线命令和数据使能复用管脚， 在AD

为地址线的时候作为总线命令，在 AD为数据线的时候作为数据使能；

DEVSEL#( Device Select)有效的时候表示当前设备被选中，作为输入端口；

FRAME#( Cyclone Frame)由主设备驱动，用来表示当前设备已经开始接入，总线 开始

传输数据。有效：传输数据。无效：完成最后一个数据的传输；

GNT#(Grant)用来表示当前接入的设备已经被接受；

IDSL (Initialization Device Select)在配置寄存器读写的时候用做片选信号；

INTA# ( Interrupt A ) PCI 中断请求；

IRDY# ( Initiator Ready)说明当前数据有效，可以并要完成传输；

LOCK#( Lock )提示有自动操作，需要消耗若干个时钟来完成操作；

PAR( Parity)作为AD和C/BE两部分总线的基偶校验，在传输地址的时候

在地址传输完毕后一个时钟周期保持稳定。对于数据段，

C模式。

PAR要

PAR要在IRDY#或者

TRDY#有效以后一个时钟周期保持稳定。一旦

数据或地址段传输结束；

PAR数据有效，将保持有效到当前

PCLK( Clock)系统时钟，9054 工作在 33MHz ；

PERR#( Parity Error)用来报告奇偶校验错误，不包括特殊周期；

PME# ( Power Management Even)唤醒中断；

REQ#( Request)请求信号，通知总线判决器，当前设备必须使用总线；

RST#( Reset)系统复位；

SERR#( System Error)用来报告特殊周期的奇偶校验错误和其他系统错误；

STOP#(Stop)要求主系统，停止当前设备的数据传输；

TRAY#(Target Ready)目标设备准备完毕，可以传输当前数据；

BIGEND# ( Big Endian Select)

CCS#( Configuration Register Select)低有效的片选信号；

EECS( Serial EEPROM Chip Select)选择串行 EEPROM ；

EEDI/DDEO(Serial EEPROM Data In/ Serial EEPROM Data Out)控制串行 EEPROM 读

写数据；

EESK( Serial Data Clock)EEPROM 读写时钟；

ENUM# (Enumeration)突发输出，用来表示一个使用

从一个CPI总线通道里面加入或者移出；

LCLK ( Local Processor Clock)本地时钟输入；

LED on/LEDin LED 控制；

LFRAME# ( PCI Buffered FRAME# Signal )指示 PCI 总线的状态；

LINT#(Local Interrupt)本地总线中断。输入到 9054,低有效，触发一个PCI中断。 作为

输出，等待到一个触发发生；

LRESETo#( Local Bus Reset Out)当PCI9054芯片被复位以后，该管脚可以用来驱 动其

他芯片的RESET#信号；

MDREQ#/MDPAF/EOT#

MODE[1:0] ( Bus Mode) 11： M 模式；10： J 模式；01:保留；00: C 模式；

TEST( Test Pin)芯片检测管脚，高为检测，低为工作，平时置低；

USERi/BACK0#/LLOCKi# 复用管脚

USERo/DREQ0#/LLOCKo# 复用管脚

VDD 电源

VSS地

C模式：

ADS# (Address Strobe)说明地址有效，总线有新设备接入；

BLAST#(Burst Last)该信号由本地总线控制，表示最后一个字符的传输；

BREQi( Bus Request In)本地总线控制，数据从本地总线输入；

PCI9054芯片的适配器刚刚

BREQo ( Bus Request Ou) PCI总线控制，数据从 PCI总线输出；

BTERM# (Burst Terminate)作为输入，表示当前突发操作结束，开始下一个突发地 址的

读写，和PCI9054内部的可编程等待状态生成器一起使用。作为输出，和 READY# 一起

使用，中断当前突发操作，开始下一个突发操作地址周期；

DP[3:0]( Data Parity)奇偶校验数据；

LA[31:2] (Address Bus)地址总线；

LBE[3:0]#( Byte Enable)控制数据有效，不同的模式有不同的控制方法；

LD[31:0] ( Data Bus)数据总线；

LHOLD ( Hold Request)发送要求使用本地总线，本地总线决定分配给当前装置以 后，

判决器发送LHOLDA信号反馈；

LHOLDA ( Hold Request)反馈信号；

LSERR#(System Error Interrupt Output)系统错误中断；

LW/R#(Write/?Read)低电平读，高电平写；

READY# ( Ready Input/Output)无论主还是从模式，表示数据准备好，有效；

WAIT# (Wait Input/Output )作为输入，控制 PCI9054插入等待状态。作为输出，

PCI9054 处于 Ready状态。